트랜지스터 스케일링 — Concept Primer
Moore's Law에서 GAA 전환까지, 반도체 산업을 60년간 추동해온 원리
트랜지스터 스케일링 — Concept Primer
Moore's Law에서 GAA 전환까지, 반도체 산업을 60년간 추동해온 원리
1. 한줄 정의와 왜 중요한가
트랜지스터 스케일링(Transistor Scaling) 이란, 반도체 칩 안에 들어가는 트랜지스터(전기 스위치)를 세대마다 더 작게 만들어 같은 면적에 더 많이 집어넣는 산업 규칙이다.
한 세대(약 2년)마다 다음이 동시 달성된다:
- 트랜지스터 수 2배 → 같은 크기 칩에 연산력 2배
- 전력 효율 향상 → 같은 전력으로 더 많은 계산
- 원가 하락 → 칩 1개당 가격 하락
이 규칙이 60년간 유지되면서 반도체 산업은 "컴퓨터가 매 2년마다 2배씩 빨라지는" 기적을 제공했다. 스마트폰·클라우드·AI가 모두 이 규칙 위에서 성장했으며, 규칙이 바뀌거나 멈추는 순간이 곧 반도체 투자 사이클의 변곡점이 된다.
왜 투자자에게 중요한가
- 세대 전환기 = 경쟁 구도 재편기 — Planar→FinFET(2011) 때 Intel이 3-4년 리드, FinFET→GAA(2025) 때 Samsung이 추격 기회 확보 시도
- 새 세대 장비·소재 = 신규 독점 장벽 — EUV 장비(ASML 독점), 고압 수소 어닐링(HPSP 독점) 등
- 스케일링 둔화 = AI 경제학 변화 — 연산 원가 하락 속도 저하 시 모델 훈련 비용·수익성 구조 전환
2. 용어 전개 — 먼저 단어부터 풀어보기
2.1 트랜지스터 (Transistor)
전기 신호를 켰다 껐다(ON/OFF)하는 스위치. 현대 디지털 컴퓨터는 모든 정보를 0과 1로 표현하며, 그 0과 1을 만들어 내는 가장 작은 부품이 트랜지스터다.
비유: 수도꼭지
- 수도관(채널) 안에 물(전자)이 흐름
- 손잡이(게이트)를 돌려 물을 틀고 잠금
- 이 "물 틀고 잠그는 속도"가 컴퓨터 속도
2026년 고급 AI GPU 1개 안에는 약 2,000억~3,000억 개의 트랜지스터가 들어 있다. 이 모든 트랜지스터가 초당 수십억 번씩 켜졌다 꺼지며 연산을 수행한다.
2.2 스케일링 (Scaling)
Scaling은 영어로 "크기 조절"이라는 뜻이며, 반도체에서는 특별히 크기를 작게 하는 것(축소) 을 의미한다. 업계에서 "스케일링"이라고 하면 "트랜지스터를 더 작게 만드는 기술 진보"를 가리킨다.
2.3 Moore's Law (무어의 법칙)
Moore's Law는 "반도체 칩에 들어가는 트랜지스터 수가 약 2년마다 2배로 늘어난다"는 경험칙(관측). 1965년 Gordon Moore(페어차일드 엔지니어, 후에 인텔 창립자)가 잡지 Electronics에 기고한 글에서 시작됐다.
주의: Moore's Law는 물리 법칙이 아니다 (§4.1 설명). 업계가 목표로 삼아 self-fulfilling prophecy(자기실현적 예언) 로 만든 산업 규칙이다.
2.4 Dennard Scaling (데너드 스케일링)
1974년 IBM의 Robert Dennard가 수학적으로 증명한 "작게 만들어도 전력 밀도는 일정하게 유지된다"는 법칙.
- 트랜지스터 길이를 1/k로 줄이고, 동작 전압도 1/k로 줄이면 면적은 1/k², 전력도 1/k²이 됨
- 같은 면적에 트랜지스터 2배 + 같은 전력 + 속도 증가 동시 달성
- Moore's Law의 물리적 정당성을 제공한 법칙
이 법칙은 2005년경 붕괴한다 (§3.3 설명).
2.5 Node (공정 노드)
Node는 반도체 공정 세대를 가리키는 용어로, "N나노미터(nm) 공정" 형태로 표기된다. 예: TSMC N2 = TSMC의 2나노미터 공정.
중요 주의: 과거(90nm 이전)에는 Node 이름이 실제 트랜지스터 게이트 길이와 일치했으나, 현재(7nm 이하)는 마케팅 이름이다. TSMC "N2"의 실제 게이트 간격(gate pitch)은 약 45nm이다.
실제 비교 기준:
- 트랜지스터 밀도(MTr/mm²): 1mm² 면적당 몇백만 트랜지스터? (Million Transistors per mm²)
- TSMC N2: 약 313 MTr/mm² (N3E 대비 약 15% 증가)
- 역사적으로 세대당 2배 증가했으나 N5→N3→N2 구간에서 증가율 둔화
2.6 Planar · FinFET · GAA (트랜지스터 구조 3세대)
트랜지스터 구조의 3대 세대. 게이트(수도꼭지 손잡이)가 채널(수도관)을 몇 면에서 감싸느냐에 따라 구분.
감쌈이 많을수록 전자 흐름 통제력이 강해지고, 채널이 짧아져도 누설이 적다. 상세는 FinFET — Concept Primer 참조.
3. 역사적 배경 — 60년 스케일링의 궤적
3.1 초기 발견 (1965-1974)
1965 — Moore's Law 원형
Fairchild Semiconductor의 Gordon Moore가 Electronics 잡지에 기고한 글에서 "칩당 소자 수가 매년 2배로 늘어나고 있다"는 관측 발표. 1975년 "2년마다 2배"로 수정.
1974 — Dennard Scaling
IBM의 Robert Dennard가 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor, 금속-산화막-반도체 전계효과 트랜지스터) 의 길이·폭·두께·전압을 동일 비율로 축소하면 전력 밀도가 일정하게 유지된다는 것을 증명. 스케일링의 물리적 정당성 제공.
3.2 Planar CMOS 황금기 (1990s-2000s)
CMOS (Complementary Metal-Oxide-Semiconductor, 상보형 금속산화막 반도체): 2010년 이전까지의 표준 반도체 구조. N형(음전자) + P형(양전자) 트랜지스터 조합.
세대별 공정 축소:
- 90nm (2003) → 65nm (2005) → 45nm (2007) → 32nm (2010)
- 매 세대 Dennard 공식 충실히 따름
- Intel이 로드맵 주도, 파운드리 모델(TSMC·Samsung·UMC·GlobalFoundries) 구축
3.3 Dennard Scaling 붕괴 (2005년경)
2005년 전후로 Dennard 공식이 깨진다. 이유:
양자 터널링 누설
Gate oxide (게이트 산화막, 절연막): 게이트와 채널 사이를 절연시키는 얇은 층. 이것이 1.2nm 이하로 얇아지면 양자 터널링(Quantum Tunneling) 이 시작됨.
- 양자 터널링: 전자가 절연막을 "물리적으로 뚫고" 지나가는 양자역학적 현상
- 비유: 얇은 벽 반대편으로 공이 물리적으로 새어 나오는 상황
- 결과: 게이트를 잠가도 전자가 절연막을 뚫고 흐름 → 누설전류 폭증
전력 밀도 유지 가정 붕괴
전자가 누설되면 전력이 낭비되고 열이 난다. Power Density (전력 밀도) 가 올라가 칩이 녹는다(hot spot).
Clock Speed 정체 — Power Wall
Clock Speed (클록 속도): 칩이 초당 몇 번 연산하는가. GHz(기가헤르츠) 단위.
- Pentium 4 (2004): 3.8 GHz 달성
- 이후 약 15년간 4 GHz대에 머묾 — 일명 Power Wall (전력의 벽)
- 산업은 "클록 속도 향상" → "멀티코어 + 병렬화"로 전환
3.4 3D 구조 시대 (2011-)
2011 — FinFET 등장
Intel이 22nm 공정에서 3D FinFET 양산 발표. 이후 TSMC 16nm(2015), Samsung 14nm(2015)로 확산. 상세는 FinFET primer 참조.
2019 — EUV 리소그래피 상용화
EUV (Extreme Ultraviolet, 극자외선): 파장 13.5nm 광선을 사용해 반도체 회로를 그리는 차세대 노광 장비. 네덜란드 ASML 독점.
- 2019 TSMC N7+, Samsung 7LPP가 최초 채택
- 이전 DUV(193nm) 장비는 7nm 이하에서 멀티패터닝(multi-patterning, 같은 층을 여러 번 덮어쓰기) 필요 → 비용·수율 악화
- EUV는 한 번의 노광으로 해결
- 상세는 EUV primer 참조
2025 — GAA 도입
GAA (Gate-All-Around, 전면 게이트): 게이트가 채널 4면 전체를 감싸는 구조. FinFET의 3면 제어로는 2nm 이하에서 누설이 너무 심해 4면 전환.
- TSMC N2 (2025 말 양산): GAA nanosheet 전환
- Samsung SF3 (2022): GAA 선행 진입했으나 수율 이슈 (2026-04 기준 55%, 양산 threshold 70% 미달)
- Intel 18A (2025-2026): GAA + PowerVia (후면 전원 배선, Backside Power Delivery) 이중 혁신
3.5 2030s 전망 — FinFET·GAA 다음 세대
CFET (Complementary FET, 상보형 FET)
- n-MOS(음전자 트랜지스터)와 p-MOS(양전자 트랜지스터)를 수직으로 적층
- imec(벨기에 반도체 연구소) 로드맵상 A7 노드(~2030년) 부터 도입
- 비유: 2층집을 3층집으로 — 같은 땅에 더 많은 가구 수용
2D 재료 (2D Materials)
2D Material (2차원 재료): 원자 한 겹 두께의 얇은 재료. 예: MoS₂ (황화 몰리브덴), WSe₂ (셀레늄화 텅스텐)
- 실리콘 대체 채널 소재로 연구 중
- imec가 2024 IEDM(국제전자소자회의)에서 300mm 웨이퍼 MoS₂ 나노시트 FET 시연
- 1nm 이하 노드 연장 가능성
High-NA EUV
- ASML 차세대 EUV 장비. NA(개구수) 0.33 → 0.55로 확대
- 2025-2026 HVM(High-Volume Manufacturing, 양산) 투입
- A14/A10 노드의 핵심 장비
- 대당 약 $380M (약 5,000억원)
4. 작동 원리 — 스케일링의 수학과 물리
4.1 Moore's Law는 물리 법칙이 아니다
Moore's Law는 경제적·산업적 관찰이며 self-fulfilling prophecy(자기실현적 예언) 다. 업계가 목표로 삼아 움직였기 때문에 유지됐다.
- SEMI, IEEE, ITRS/IRDS 같은 산업 조직이 로드맵 공유
- 장비·소재·설계 업계가 동기화되어 "매 2년 주기를 지키기 위해 움직임"
- 즉 반도체 생태계가 Moore's Law를 만들어 낸 것이지, 자연 법칙이 그렇게 만든 게 아님
투자 함의: Moore's Law 유지 여부는 산업 합의에 달려 있다. 어느 순간 업계가 "이제 N+1 세대는 무리"라고 판단하면 멈출 수 있다 — 실제로 2020년대 들어 증가율 둔화가 시작됐다.
4.2 Dennard Scaling의 수학 (선택 읽기)
수식으로 보는 Dennard Scaling (이공계 배경 없는 독자는 건너뛰어도 무방)
트랜지스터 크기를 1/k로 줄일 때:
- 면적: 1/k × 1/k = 1/k² (density k²배)
- 전압: 1/k (비례 축소)
- 전력 per 트랜지스터: V² × 1/R ∝ (1/k)² × (1/k) = 1/k³ (감소)
- 단위 면적당 전력: 1/k³ × k² = 1/k (감소, 즉 전력 밀도 감소)
단 실제로는 전력 밀도 일정(유지) 가정이 합리적 — 더 많은 트랜지스터가 스위칭하기 때문. 핵심 결과:
- 동일 면적 트랜지스터 k²배
- 전력 유지 (전력 밀도 일정)
- 속도 k배 향상
k = √2 ≈ 1.41이면 density 2배 달성 → 이것이 "2년마다 2배"의 수학적 근거.
4.3 2005년 한계 — 왜 Dennard가 멈췄나
Gate Oxide 1.2nm 이하에서 양자 터널링 시작:
- 1.2nm = 실리콘 원자 약 5개 두께
- 이 두께에서 전자가 절연막을 뚫고 지나감 (양자 터널링)
- 결과: 게이트를 잠가도 누설전류가 흘러 동작 전압을 더 낮출 수 없음
Threshold Voltage (문턱 전압, Vth) 하한:
- Vth: 트랜지스터가 켜지기 시작하는 최소 전압
- 노이즈 대비 안정성을 위해 Vth 이하로 내릴 수 없음
- 전압을 못 내리면 전력도 못 줄임 → Dennard 가정 붕괴
결과: 전력 밀도 상승 → hot spot → 클록 속도 정체 (Power Wall)
4.4 Node 이름은 실제 길이가 아니다 — 마케팅 이름 문제
- 과거 (90nm 이전): Node 이름 ≈ 실제 게이트 길이
- 현재 (7nm 이하): 마케팅 이름 — 경쟁사끼리 "더 작은 수"를 쓰려 경쟁
실제 비교 기준:
역사적으로 세대당 2배 증가했으나 N5→N3→N2 구간에서 15-30%로 둔화. 이것이 "Moore's Law가 느려지고 있다"는 정량 증거다.
4.5 3D 구조 진화 — 비유로 보기
4.6 스케일링 역사 시각화
5. 투자자 관점 — 스케일링이 만든 산업 구조
5.1 투자 신호 — 세대 전환기 = 사이클 변곡점
스케일링 세대 교체는 소재·장비·파운드리 경쟁 구도 재편을 촉발한다. 역사적 패턴:
투자자 질문: 지금 우리가 어느 전환 지점에 있는가? → FinFET→GAA + Low-NA→High-NA 이중 전환기 (2025-2028).
5.2 세대별 수혜 기업 지도
FinFET 시대 (2011-2025) 수혜자
- 파운드리: TSMC (TSM) (압도적 수율) · Intel (INTC) (내부 통합) · Samsung (005930.KS)
- 장비: ASML (EUV 독점) · Applied Materials (AMAT) · Lam Research (LRCX)
- 소재: Shin-Etsu Chemical, SUMCO (웨이퍼), TOK (포토레지스트)
GAA 시대 (2025-) 수혜자
- 파운드리:
- TSMC (TSM) — 2025 말 N2 양산 후 주요 고객(Apple, NVIDIA, AMD) 락인
- Samsung (005930.KS) — 2022 SF3 선제 진입했으나 수율 이슈 (2nm ~55%, TSMC 70-80% 대비 열위)
- Intel (INTC) — 18A GAA + PowerVia 이중 혁신, 외부 고객 확보가 관건
- 소부장:
- HPSP (403870.KQ) — 고압 수소 어닐링(HPA) 장비 전 세계 독점. GAA 필수 공정
- Lam Research (LRCX) — GAA etch win 42% (2025)
- Applied Materials (AMAT) — ALD 증착 수요 증가
EUV 필수화 (2019-)
- ASML — NXE + EXE 독점, 세대 전환마다 프리미엄 누적
- 2026 High-NA HVM 진입, 2026 연매출 가이던스 €36B-€40B
5.3 경제적 함의 — 스케일링 둔화가 AI에 미치는 영향
스케일링이 멈추면 연산 원가 하락도 멈춘다. 실제 1달러당 트랜지스터 수 추세가 2020년대 들어 처음 둔화됐다.
AI 경제학 재편
- 훈련 비용 하락 속도 둔화 → 스케일-업 프론티어 모델 투자 수익성 압박
- 연산 원가 병목이 실리콘 → 시스템(HBM · 인터커넥트 · 냉각)으로 이동
- 패키징·chiplet 우회 경로 부상:
- TSMC CoWoS (2.5D 패키징, primer 참조)
- Intel Foveros (3D 적층)
- AMD 3D V-Cache (CPU 성능 증강)
- 이종 집적(heterogeneous integration) 이 새 전장
투자 관점 이동
과거: "최신 노드 = 최고 수익" 현재: "최신 노드 + 최고 패키징 = 최고 수익"
5.4 Moore's Law "종말" 논쟁
언론에서 자주 나오는 "Moore's Law 종말" 담론의 현실:
완전 종말 아닌 축소율 둔화
- N5 → N3: 밀도 약 1.6배
- N3 → N2: 밀도 약 1.15배 ← 역사적 2배 대비 현저한 둔화
- 그러나 계속 축소되고 있음 — "종말"이 아닌 "느려짐"
대체 기술 부상
- Backside Power (후면 전원): Intel PowerVia, TSMC Super Power Rail
- CFET 수직 스택
- 2D 재료 (MoS₂, WSe₂)
- High-NA EUV
투자 관점
"Moore's Law 죽었다"보다 스케일링 가치 사슬 재편이 관전 포인트:
- 평면 축소 중심 → 3D 집적 중심
- 전원 공급 방식 → 백사이드 배선으로 혁신
- 재료 → 새 채널 재료 등장
- → 새 수혜/피해 기업 재편
5.5 핵심 KPI 트래킹
투자자가 분기별로 지켜봐야 할 선행 지표:
-
TSMC N2 · Samsung SF2 수율 (분기별)
- 측정: TSMC 실적 콜, Samsung 파운드리 IR, TrendForce 보고서
- 의미: 격차가 AI 가속기·모바일 AP 수주 결정
- 현재(2026 Q1): TSMC ~70%, Samsung ~55%
-
ASML 장비 출하 (High-NA 설치대수)
- 측정: ASML 분기 실적 (Q1 2026 press release)
- 의미: 다음 세대(A14/A10) 선행 지표
- 현재: 2026 5-10대, 2027-28 램프업
-
Intel 18A 외부 고객 수주 건수
- 측정: Intel 실적 콜, Reuters/Bloomberg 리포트
- 의미: 파운드리 3강 구도 복귀 여부
5.6 투자자 관점에서 보면
트랜지스터 스케일링은 반도체 산업의 심장박동이다. 60년간 한 번도 멈추지 않았지만 2020년대 들어 박동이 느려지기 시작했고, 이 둔화가 산업 구조를 재편하고 있다.
현재(2026) 우리가 목격하고 있는 것:
- FinFET→GAA 전환 → HPSP, Lam Research 신규 수혜
- Low-NA→High-NA EUV → ASML 추가 프리미엄
- 패키징 병목 → TSMC CoWoS가 AI GPU 공급 상한 결정 (CoWoS primer 참조)
투자자가 놓치면 안 되는 것: 세대 전환은 구조적 이벤트이며, 전환기에 형성된 독점이 다음 사이클 전체를 지배한다. 2019 EUV 전환 후 ASML이 받은 프리미엄이 그 사례.
6. 다음으로 읽을 것
- 심화 주간 학습자료: AI 반도체 밸류체인 — GAA·HBM4 전환이 말하는 것 — GAA 전환 현황과 HBM 밸류체인
- 관련 Concept Primer:
- FinFET — Concept Primer — FinFET 구조 상세
- EUV Lithography — Concept Primer — EUV 리소그래피 장비
- HBM (High Bandwidth Memory) — Concept Primer — HBM 메모리
- CoWoS — Concept Primer — CoWoS 패키징
- 외부 참고: imec chip scaling roadmap
개념 사전
이 문서에서 정의한 핵심 용어:
출처
- imec Chip Scaling Roadmap
- 2nm Dawn: TSMC·Samsung·Intel AI Supremacy
- GAA Tech 2026: MBCFET vs Nanosheet — PatSnap
- Clash of the Foundries — SemiAnalysis
- Samsung 2nm 55% Yield — TrendForce
- 2D-material Devices in Logic Scaling — imec
- CMOS 2.0 Redefining Scaling (arXiv)
- 2 nm process — Wikipedia
- The Future of the Transistor — SemiAnalysis
문서 메타데이터
- 생성일: 2026-04-19 (재생성)
- 독자 가정: 투자 지식은 있으나 기술 배경 없는 비전공 투자자
- 적용 규칙:
.claude/rules/reader-assumption.md - 분량: ~380줄 (목표 200-300 범위 초과 허용 — 60년 역사 포괄)
- Mermaid: 1개 (구조 진화)