FinFET — Concept Primer
2011년부터 2025년까지 반도체 스케일링을 지켜온 3면 게이트 트랜지스터 구조
FinFET — Concept Primer
2011년부터 2025년까지 반도체 스케일링을 지켜온 3면 게이트 트랜지스터 구조
1. 먼저 트랜지스터부터 — 0단계 용어 전개
1.1 트랜지스터란 무엇인가
**트랜지스터(transistor)**는 전기 신호를 켰다 껐다(ON/OFF) 하는 스위치다. 컴퓨터가 "0과 1"의 디지털 세상이라고 할 때, 그 0과 1을 만들어 내는 가장 작은 부품이 트랜지스터다. 현대 GPU 칩 하나에는 트랜지스터가 수백억~수천억 개 들어 있으며, 이 수가 많을수록 같은 면적에서 더 많은 연산을 동시에 처리할 수 있다.
직관적 비유로는 수도꼭지를 떠올리면 된다:
- 수도관(채널) 안에 물(전자)이 흐른다
- 꼭지 손잡이(게이트)를 돌려 물을 틀거나 잠근다
- 손잡이가 빠르고 정확하게 움직여야 물이 새지 않는다
이 세 가지 구성 요소 — 채널(전자가 흐르는 통로) · 게이트(전자 흐름을 통제하는 문) · 소스/드레인(전자 공급/배출구) — 가 트랜지스터의 본질이다.
1.2 FinFET의 이름부터 풀어보기
FinFET = Fin Field-Effect Transistor = 지느러미 모양 전계효과 트랜지스터
- Fin (핀): "지느러미"라는 뜻. 실리콘 기판 위에 상어 등지느러미처럼 돌출된 수직 구조를 만들어 거기를 채널(전자가 흐르는 통로)로 쓴다
- Field-Effect Transistor (전계효과 트랜지스터, FET): 게이트에 전압(전기장, field)을 걸어 채널의 전자 흐름을 통제하는 방식의 트랜지스터. 현대 디지털 칩의 표준 방식
1.3 구조를 한 문장으로
FinFET은 실리콘 바닥에 얇은 지느러미를 세우고, 그 지느러미 양옆+위 3면을 게이트로 감싸 전자 흐름을 정밀하게 통제하는 3D 구조 트랜지스터다.
이 "3면 감쌈"이 왜 중요한지는 §3에서 자세히 설명한다. 먼저 이 구조가 왜 필요하게 됐는지 역사부터 살펴본다.
2. 역사적 배경 — 왜 FinFET이 필요하게 됐나
2.1 Planar 트랜지스터의 시대 (1960s-2010)
2010년 이전까지 모든 트랜지스터는 Planar (평면) 구조였다. Planar는 영어로 "평평한"이라는 뜻이며, 다음과 같이 생겼다:
- 실리콘 기판 표면에 평평하게 채널을 만든다
- 게이트는 채널 위(1면) 에서만 전자 흐름을 통제한다
- 비유: "평평한 운동장 위에 수도관을 깔고, 수도꼭지 손잡이는 수도관 위에만 달려 있는 상태"
이 구조로 인텔(INTC)·TSMC(TSM)·삼성(005930.KS)은 매 2년마다 트랜지스터 크기를 약 절반으로 축소하며 50년간 성능을 배가시켰다. 이를 Moore's Law (무어의 법칙) 이라 부른다.
2.2 28nm의 벽 — 평면 구조가 무너지기 시작한 순간 (2005-2011)
2000년대 중반부터 트랜지스터를 더 작게 만들수록 심각한 문제가 나타났다.
Short-Channel Effect (단채널 효과, SCE) 라는 현상이다. 뜻을 풀어보면:
- Channel (채널): 전자가 흐르는 통로 (수도관)
- Short-Channel (짧은 채널): 통로 길이가 짧아진 상태
- Effect (효과): 그로 인해 생기는 부작용
왜 이런 문제가 생기는가: 채널이 짧아질수록 게이트(수도꼭지 손잡이)가 전자 흐름을 잠그는 힘이 약해진다. 통로가 너무 짧아서 게이트를 잠가도 전자가 그냥 통과해 버린다 — 이를 누설전류(leakage current) 라 부른다. 수도꼭지를 잠갔는데 옆으로 물이 새는 상황과 같다.
이 현상이 28nm(나노미터) 이하 공정에서 폭증했다. 참고로 1nm(나노미터) = 10억분의 1미터, 머리카락 굵기의 약 10만분의 1. 28nm 공정이란 트랜지스터의 핵심 부품 크기가 머리카락 굵기의 약 3천분의 1 수준이라는 뜻이다.
평면 구조(Planar)의 한계:
- 게이트가 채널 위(1면)만 통제하기 때문에 채널이 짧아지면 통제력이 급격히 떨어짐
- 업계가 20nm 벽이라 부르는 한계에 도달
- 불순물을 넣어 임시 처방했지만 칩마다 특성 편차(variability) 가 심해 수율 저하
결과: 50년 만에 처음으로 업계가 "트랜지스터 구조 자체를 바꿔야 한다"는 인식에 도달.
2.3 2011년 Intel의 22nm Tri-Gate 선언
Tri-Gate (트라이 게이트) = 3면 게이트. 인텔이 FinFET 구조에 붙인 마케팅 이름이다.
- 2011년 5월 4일, Intel (INTC)이 22nm 공정에서 3D Tri-Gate 트랜지스터 양산을 공식 발표
- 반도체 산업이 약 50년 만에 처음으로 트랜지스터 구조 자체를 바꾼 사건
- 2012년 출시된 Ivy Bridge CPU(코어 i3/i5/i7 3세대)에 처음 적용
- 경쟁사 대비 3~4년 기술 리드 확보
같은 면적에서 유효 채널 폭이 약 2배로 늘어났다. 지느러미 모양이기 때문에 양옆+위 합쳐 3면이 채널로 작동하기 때문이다. "평평한 운동장"을 "돌출된 지느러미"로 바꾸면 같은 땅에 더 긴 수도관을 만들 수 있는 것과 같다.
2.4 파운드리의 추격 (2014-2018)
**Foundry (파운드리)**란 반도체를 위탁 제조하는 공장을 운영하는 회사다. Apple·NVIDIA 같은 설계사는 직접 공장을 짓지 않고 TSMC·Samsung 같은 파운드리에 생산을 맡긴다. 자동차 업계에서 디자인·엔지니어링은 BMW가 하고 실제 차량 제작은 위탁업체가 하는 구조와 유사하다.
- TSMC 16nm FinFET (2015): Apple A10 프로세서 수주
- Samsung 14nm FinFET (2015): Apple A9 일부 + 자사 Exynos
- GlobalFoundries 14nm (2015-2018): Samsung 라이선스 받아 구현했으나 이후 7nm 개발 포기
이후 FinFET은 16/14nm → 10nm → 7nm → 5nm → 3nm까지 6세대에 걸쳐 확장됐다.
2.5 왜 2025년 3nm가 FinFET의 마지막 세대인가
3nm 세대에 오면 FinFET의 지느러미(fin) 폭이 약 5-6nm까지 좁아진다. 이는 실리콘 원자 약 20-25개를 나란히 세운 두께다. 이 지경에 이르면 세 가지 한계가 동시에 나타난다 (§3에서 상세 설명).
2025-2026 세대 전환 지도:
- TSMC N3 계열 (2022-2025): FinFET 유지 — 마지막 세대
- Samsung 3nm SF3 (2022): 업계 최초 GAA 전환 시도 — 브랜드명 MBCFET (Multi-Bridge-Channel FET). 수율 이슈로 고전
- TSMC N2 (2025년 말 양산 개시): GAA nanosheet로 전환
- Intel 18A (2025): GAA + PowerVia(BSPD, 후면 전원 배선) 동시 적용 — 이중 혁신 시도
3. 작동 원리 — 왜 3면 게이트가 중요한가
3.1 Planar vs FinFET — 한 번에 비교
게이트가 채널을 여러 면에서 감쌀수록 전자 흐름 통제력이 강해진다. 이유는 직관적이다: 수도꼭지 손잡이가 수도관 한 면에만 있으면 반대편으로 물이 샐 수 있지만, 세 면을 감싸면 새어 나가기 어렵다.
3.2 단채널 효과(SCE) 억제의 핵심 — 세 가지 수치
FinFET이 Planar 대비 얼마나 개선됐는지를 보여주는 대표 지표 세 가지:
(1) DIBL — 누설의 척도
DIBL (Drain-Induced Barrier Lowering, 드레인 유도 장벽 낮춤)
- 무슨 뜻인가: 드레인(전자 배출구) 쪽 전압이 높으면 채널의 "전자 흐름을 막는 장벽"이 낮아지는 현상
- 낮을수록 좋음 (장벽이 안 무너져야 ON/OFF 선명)
- FinFET은 Planar 대비 약 1/3 수준으로 DIBL 감소
(2) Sub-threshold Slope (SS) — ON/OFF 전환 가파름
Sub-threshold Slope (SS, 하위 임계치 기울기, 서브스레숄드 슬로프)
- 무슨 뜻인가: 게이트 전압을 조금만 올릴 때 전류가 얼마나 급격히 켜지는가
- 숫자가 작을수록 좋음 (적은 전압 변화로 급격히 ON/OFF)
- 이론적 하한: 60 mV/dec (물리 법칙상 상온에서 이 이하 불가능)
- Planar: 70 mV/dec → FinFET: 60-65 mV/dec (이론 한계 근접)
(3) 스위칭 속도
- 동일 전압에서 스위칭 속도 25-30% 향상
- 같은 전력으로 연산량 1.3배 증가, 또는 같은 연산량에 전력 25% 절감
이 세 지표 개선 덕분에 2015년 이후 Apple A 시리즈, Qualcomm Snapdragon, NVIDIA (NVDA) GPU 등이 세대마다 체감 성능 향상 + 배터리 수명 증가를 동시 달성했다. 스마트폰이 얇아지면서도 더 많은 앱을 돌릴 수 있었던 물리적 기반이 FinFET이다.
3.3 왜 2nm 이하에서 FinFET이 한계에 부딪히는가 — 세 가지 벽
(1) Fin 폭 편차 문제
- 3nm에서 fin 폭이 5-6nm = 실리콘 원자 약 20-25개
- 이 정도 두께에서는 원자 몇 개 차이로 트랜지스터 특성이 달라진다
- 수만 개 트랜지스터가 들어 있는 칩에서 통계적 변동(random variation) 이 수율을 잡아먹음
- 비유: 연필 선 두께로 건물 기초를 세운 상태 — 한두 개 밀리면 전체가 기운다
(2) 채널이 너무 얇아져 전자 이동도 저하
Carrier mobility (전하 이동도): 전자가 얼마나 빠르게 채널을 지나가는가
- 채널이 너무 얇으면 전자가 벽에 부딪혀 속도가 떨어진다
- 성능을 올리려 폭을 줄이면 오히려 속도가 느려지는 모순
(3) 4번째 면(바닥) 제어 불가
- FinFET은 3면만 감싼다 — 지느러미 바닥이 기판에 붙어 있어 바닥에서 누설
- 지느러미 높이를 키워봤자 바닥 면 누설은 해결 불가
- 결론: 4번째 면까지 감싸야 함 → 이것이 GAA(Gate-All-Around)의 본질
3.4 구조 진화 시각화
다음 Mermaid는 세 구조를 간략히 비교한다. 핵심은 왼쪽에서 오른쪽으로 갈수록 게이트가 채널을 더 많이 감싼다는 점이다.
4. 투자자 관점 — FinFET이 만들어낸 산업 구조
4.1 파운드리 — 누가 FinFET을 찍고 있나
**Foundry (파운드리)**는 반도체 위탁 제조사다. 파운드리 업계의 구조는 극단적으로 집중되어 있으며, 이 집중이 밸류에이션 프리미엄의 근거가 된다.
TSMC (TSM)
- 2026 Q1 매출 기준: N5/N4 36% · N7 7% (FinFET 합산 약 43%)
- N3 계열(FinFET) 25% 추가 → 전체 매출의 약 70%가 FinFET 공정
- 2026년 FinFET 라인 100% 가동률 예상 — 차량·AI 서버 수요로 여유 capa 없음
- 애플·NVIDIA·AMD·Qualcomm 등 주요 설계사 거의 전부가 고객
Samsung Foundry (005930.KS)
- 14nm/8nm/7nm(FinFET) 라인이 캐시카우 — 감가상각 종료된 성숙 노드
- 3nm GAA 수율 이슈로 고급 고객 확보 지연
- 2026-04 기준 2nm GAA 수율 약 55%, 양산 threshold (70%+) 미달
- Qualcomm 일부가 TSMC로 이탈 중
Intel Foundry (INTC)
- Intel 7 (10nm Enhanced SuperFin)까지 FinFET
- Intel 18A부터 GAA + BSPD 동시 전환 — 2025-2026 리더십 시도
- 외부 고객(파운드리 고객) 확보가 관건
4.2 장비 — FinFET/GAA 공통 수혜
FinFET 제조는 식각(Etching)과 증착(Deposition) 복잡도가 Planar 대비 2-3배 높다.
- Etching (식각): 원치 않는 부분을 깎아내는 공정 — 조각칼로 조각하는 것과 같음
- Deposition (증착): 원하는 재료를 얇게 덮어 쌓는 공정 — 유리창에 스프레이 페인트를 뿌리는 것과 유사
이 복잡도 증가 → 장비 업체 매출 수혜:
4.3 2026년 현재: FinFET은 "지는 해"가 아니다
흔한 오해는 "GAA가 왔으니 FinFET은 끝"이다. 현실은 다음과 같다:
- TSMC N5/N7 라인 2026년 내내 100% 가동, 매출의 40% 이상
- 자동차·IoT·산업용 칩은 여전히 16/14nm FinFET 선호 — 최신 공정 필요 없음
- 성숙 노드는 감가상각 종료 → 총이익률 50-60% 고수익 라인
- GAA 수율 확보까지 최소 2-3년 — 그 동안 FinFET이 캐시카우 역할
차세대 R&D 예산·capex는 명확히 GAA로 이동 — TSMC Kaohsiung Fab 22, Hsinchu Fab 20에 50k wpm(wafer per month, 월 5만 장) 2nm 증설이 대표 사례.
4.4 GAA 전환기 수혜/타격 구조
수혜
- ASML: High-NA EUV 도입 가속 (FinFET → GAA 전환이 촉매)
- Lam Research (LRCX): GAA etch 승리로 세대 전환기 점유율 확대
- Applied Materials (AMAT): ALD 증착 수요 증가
- HPSP (403870.KQ): 고압 수소 어닐링(HPA, High-Pressure Annealing) 장비 전 세계 독점 — GAA 필수 공정
타격 우려
- 순수 FinFET 전용 공정에만 특화된 장비·소재사 (일부 중소 벤더)
- Samsung Foundry — GAA 수율 확보 실패 시 점유율 추가 하락 리스크
4.5 투자자 관점에서 보면
FinFET은 15년간 반도체 산업의 스케일링 동력이었고, 2026년에도 매출의 70% 이상을 담당하는 활성 기술이다. 단, 차세대 R&D·capex는 GAA로 완전히 이동했으며, 이 전환기가 밸류에이션 이동을 만든다.
투자 관점에서 지켜볼 선행 지표 세 가지:
- TSMC N2 · Samsung SF2 수율 격차 — 수율 차이가 AI 가속기·모바일 AP 수주를 결정
- Lam Research GAA etch 수주 점유율 — 세대 전환 수혜의 실시간 지표
- HPSP 웨이퍼당 매출 — GAA 시트 개수가 3-4장으로 늘어 FinFET 대비 장비 수요 1.5-2배
사이클 관점에서는 FinFET 라인의 감가상각 종료 + GAA 라인 초기 투자가 겹치는 2026-2028이 파운드리 실적의 가장 민감한 구간이다.
5. 다음으로 읽을 것
- 심화 학습자료: AI 반도체 밸류체인 — GAA·HBM4 전환이 말하는 것 — GAA nanosheet 전환과 HBM 밸류체인
- 관련 Concept Primer:
- 트랜지스터 스케일링 — Concept Primer — 트랜지스터 스케일링 60년사
- EUV Lithography — Concept Primer — EUV 리소그래피 장비
- 관련 기업 IC 메모:
/reports/403870-2026-04-18— HPSP (GAA 전환 수혜)
개념 사전
이 문서에서 정의한 핵심 용어 요약:
출처
- Intel's Revolutionary 22 nm Transistor Technology (Bohr & Mistry, 2011)
- IEEE Spectrum — Intel Transistors Enter the Third Dimension
- TSMC Process Node Evolution: FinFET & GAA
- TSMC 3nm/5nm 2026 100% Booked — TweakTown
- New Transistor Structures At 3nm/2nm — Semiconductor Engineering
- Beyond FinFET: Nanosheet Revolution
- Applied Materials in the AI Supercycle
- Samsung 2nm 55% Yield — TrendForce
문서 메타데이터
- 생성일: 2026-04-19 (재생성)
- 독자 가정: 투자 지식은 있으나 기술 배경 없는 비전공 투자자
- 적용 규칙:
.claude/rules/reader-assumption.md - 분량: ~300줄 (목표 200-300 범위)
- Mermaid: 1개 (구조 진화)