CoWoS — Concept Primer
AI GPU 공급을 좌우하는 TSMC 독점 2.5D 첨단 패키징 기술
CoWoS — Concept Primer
AI GPU 공급을 좌우하는 TSMC 독점 2.5D 첨단 패키징 기술
1. 한줄 정의
CoWoS (Chip-on-Wafer-on-Substrate, 칩 온 웨이퍼 온 서브스트레이트) 는 GPU 로직 칩과 여러 HBM 메모리 다이를 "실리콘 인터포저"라는 얇은 실리콘 판 위에 나란히 올린 뒤, 그 전체를 일반 기판 위에 얹는 TSMC 독점 첨단 패키징 공정이다.
- 한 줄 비유: 칩들을 붙여 놓는 특수 접착 플랫폼 — GPU와 메모리를 "한 덩어리처럼" 보이게 묶는 기술
- 단일 칩 면적(reticle limit)의 물리적 한계를 넘어 더 많은 연산 유닛과 메모리를 하나로 통합
- 2026년 현재 NVIDIA H100 · B200 · Rubin을 포함한 모든 주요 AI 가속기의 사실상 유일한 양산 패키징 기술
- CoWoS 월 capacity = AI GPU 출하량 상한선
왜 투자자에게 중요한가
- NVIDIA 매출 가이드의 물리적 상한을 TSMC CoWoS 월 capa가 규정한다
- TSMC는 이 공정을 10년 넘게 독점 — 2.5D 패키징 진입 장벽의 정의적 사례
- CoWoS capa 확장 속도가 엔비디아·브로드컴·AMD 매출 성장의 선행 지표
- Rubin 세대부터 4× reticle 인터포저 도입으로 웨이퍼 소비량 3-4배 → 병목 심화
2. 용어 전개 — 먼저 단어부터 풀어보기
2.1 Packaging (패키징, 반도체 포장)
Packaging은 원래 "포장"이라는 뜻. 반도체에서는 실리콘 다이를 외부와 연결하고 보호하는 공정.
- 실리콘 다이: 반도체 회로가 새겨진 작은 실리콘 조각
- 다이만으로는 사용 불가 — 외부 세계와 연결할 전극·케이스 필요
- 패키징 = 다이를 기판에 연결하고, 외부 보호 케이스로 감싸는 공정
비유: 과일 포장 — 사과(다이)에 줄기·박스를 달아 상점(컴퓨터)에 진열할 수 있게 만드는 공정.
2.2 2D vs 2.5D vs 3D Packaging
- 2D는 "단독주택" — 칩 하나 독립 배치
- 2.5D는 "쇼핑몰 1층" — 여러 점포가 같은 층에 있고, 지하 복도(인터포저)로 연결
- 3D는 "아파트" — 같은 바닥 위에 층층이 쌓음
CoWoS는 2.5D에 속한다. 칩들은 같은 높이에 있되, 아래의 얇은 실리콘판이 이들을 초단거리로 연결.
2.3 CoWoS의 풀네임 풀어보기
CoWoS = Chip-on-Wafer-on-Substrate
세 단계로 해석:
- Chip-on-Wafer (칩을 웨이퍼 위에): 로직 칩과 HBM 칩들을 실리콘 웨이퍼(인터포저) 위에 올리기
- Wafer-on-Substrate (웨이퍼를 기판 위에): 그 인터포저를 일반 기판 서브스트레이트 위에 올리기
- 결과: 3층 구조 — 칩 → 인터포저 → 서브스트레이트
2.4 Silicon Interposer (실리콘 인터포저, 중간 실리콘 기판)
Interposer = "Inter-"(사이) + "-poser"(놓는 것) = 사이에 놓는 것 = 중간 기판
- 역할: 로직 칩과 HBM 칩을 초단거리로 연결
- 재료: 얇은 실리콘 웨이퍼 (PCB 대비 100배 이상 dense한 배선 가능)
- 내부 구조: RDL (Re-Distribution Layer, 재배선층) + TSV (Through-Silicon Via, 실리콘 관통 전극)
- 비유: 칩들의 공용 현관 — 칩들이 짧은 거리로 대화할 수 있는 플랫폼
2.5 Reticle Limit (레티클 한계)
반도체 노광 장비의 1회 노광 가능 최대 면적. 광학 시스템의 물리적 한계로 약 830 mm² (가로 × 세로 26 × 33mm).
- 단일 칩은 이 크기 이상 만들 수 없음
- NVIDIA B200이 2.5D 구조로 전환한 이유: 단일 다이로는 더 커질 수 없어서 다이 2개를 나란히 묶어 큰 칩처럼 만듦
비유: 인쇄기가 한 번에 찍을 수 있는 A4 용지 크기 한계. 더 큰 포스터를 만들려면 여러 장 나눠 찍고 이어 붙여야 함.
2.6 Micro-bump (마이크로 범프)
Bump = "돌기". Micro-bump는 칩과 인터포저를 연결하는 직경 수십 μm (마이크로미터) 크기의 구리·솔더 돌기.
- 1 μm = 1,000분의 1 mm = 머리카락 굵기의 약 100분의 1
- 한 패키지 안에 수만 개의 micro-bump가 칩들을 연결
- 차세대 기술: Hybrid Bonding (§2.7)
2.7 Hybrid Bonding (하이브리드 본딩) — 차세대 접합
기존 micro-bump: 구리 기둥 + 솔더로 칩-인터포저 연결. I/O pitch(배선 간격) 수십 μm가 한계.
Hybrid Bonding: bump 없이 구리-구리 직접 접합 + 옥사이드-옥사이드 접착.
- I/O pitch 1 μm 이하로 축소 가능
- 비유: "풀로 붙이기"에서 "직접 용접"으로 전환
- 2025-2027 HBM4 16-Hi 스택에서 본격 도입
- BESI (BESI.AS, 네덜란드) 가 하이브리드 본더 장비 선두
2.8 SoIC (System-on-Integrated-Chips, TSMC 3D 본딩)
TSMC의 3D 패키징 기술. 칩을 수직 적층하며 하이브리드 본딩 사용.
- CoWoS + SoIC 결합 → 2.5D + 3D 하이브리드 구조
- NVIDIA Rubin이 최초 대규모 채택
3. 역사적 배경 — TSMC가 어떻게 독점을 만들었나
3.1 2011-2012 — TSMC "More than Moore" 전략
Moore's Law 스케일링만으로는 성능 향상이 둔화되기 시작하자 TSMC가 "스케일링 말고도 다른 방향으로 성능을 올리자" 는 전략 발표.
- More than Moore = 무어의 법칙 그 이상
- 대표 방안: 첨단 패키징 (Advanced Packaging)
- CoWoS는 이 전략의 대표 결과물
- 첫 적용: Xilinx Virtex-7 2000T FPGA (2012)
3.2 2016 — 고급 FPGA 양산 본격화
- Xilinx UltraScale+, Altera Stratix 10 등 고급 FPGA에 채택
- 여전히 niche 시장 — "특수한 FPGA용 기술" 수준
3.3 2017-2018 — AI의 등장
결정적 전환점:
- NVIDIA V100 (2017) — 데이터센터 AI GPU
- Google TPU v2 · v3 — AI 전용 ASIC
- 둘 다 CoWoS 채택
"AI 가속기 = CoWoS" 공식 확립 — 업계 표준화의 시작.
3.4 2020 — NVIDIA A100 (HBM2e 6 스택)
- COVID-19 팬데믹 + 클라우드 데이터센터 붐
- NVIDIA 데이터센터 매출 폭발적 증가
- CoWoS 수요도 폭증
3.5 2022 — NVIDIA H100 + ChatGPT 출시
- H100 (HBM3 5 스택) 출시
- 2022 말 ChatGPT 공개 → LLM 훈련 수요 폭발
- 이후 "CoWoS 공급 부족"이 산업 공통 주제
3.6 2024 — Blackwell + CoWoS-L 등장
- NVIDIA B200 — reticle-limit 로직 다이 2개를 옆에 연결
- 이를 가능하게 한 것이 CoWoS-L (LSI bridge 버전, §4.3)
- 단일 다이 크기 한계 돌파
3.7 2025-2026 — Rubin 진입
- Rubin (R100) trial production
- 4× reticle 인터포저 (기존 대비 4배 큰 면적)
- HBM4 12 스택 + SoIC(3D 본딩) 결합
- CoWoS + SoIC 하이브리드 구조 본격화
3.8 기술사적 맥락
Moore's Law 스케일링 둔화 → "더 많은 칩을 더 가까이 붙이는" 방향으로 이동. CoWoS는 이 패러다임 전환의 대표 해법이며 2024-2026 AI 붐의 하드웨어 기반이다.
4. 작동 원리 — CoWoS는 어떻게 만드는가
4.1 2.5D의 의미 다시 한 번
- 2D: 칩을 기판에 직접 flip-chip 본딩. 칩 간 거리 멀고 배선 밀도 낮음
- 3D: 칩 수직 적층 + TSV 관통 연결. 예: HBM 스택 내부, TSMC SoIC
- 2.5D (CoWoS): 칩들은 같은 평면 배치, 그 아래 얇은 실리콘 인터포저가 내부 배선(RDL) · micro-bump로 칩 간 연결. 순수 3D는 아니나 2D 대비 수십 배 dense한 I/O
4.2 물리적 구조 — 3층 구조
최상층 (Top Layer) — 로직 die + HBM die (같은 평면)
- GPU/AI ASIC 로직 die 1-2개
- HBM 스택 4-12개 (HBM3e → HBM4 전환 중)
- 모두 같은 높이, 나란히 배치
중간층 (Middle Layer) — Silicon Interposer
- 얇은 실리콘 웨이퍼 + RDL (재배선층, 수평 배선) + TSV (수직 배선)
- micro-bump (직경 수십 μm) 접합으로 상층 칩들과 연결
- 현재 주력: micro-bump, 차세대: hybrid bonding
하층 (Bottom Layer) — Package Substrate (일반 기판)
- 유기 기판 (organic substrate) + C4 bump (Controlled Collapse Chip Connection, 제어 붕괴 칩 연결 범프)
- PCB (인쇄회로기판)에 실장
4.3 CoWoS-S vs CoWoS-L — 두 가지 변형
CoWoS-S (Silicon Interposer, 기존 주류)
- 전면 실리콘 인터포저 — 인터포저 전체가 실리콘
- Reticle 한계 ~830 mm²에 묶임 (단일 노광 한계)
- 채택 제품: H100 · A100 · V100 등
CoWoS-L (Local Silicon Interconnect)
- 칩이 만나는 지점에만 작은 LSI bridge (국소 실리콘 다리) 박고
- 나머지는 RDL(재배선층)로 연결
- Reticle 한계를 넘어 2-4배 큰 인터포저 제작 가능
- 채택 제품: Blackwell B200 · Rubin R100
비유:
- CoWoS-S: "한 장의 대형 쟁반 위에 칩 배치" — 쟁반 크기에 갇힘
- CoWoS-L: "작은 접시 여러 개를 이어 붙여 더 큰 쟁반 만들기" — 크기 제약 완화
4.4 본딩 기술 로드맵
4.5 CoWoS 단면 구조 시각화
4.6 핵심 이해 — 왜 CoWoS 없이는 AI가 안 돌아가는가
AI GPU는 엄청난 양의 데이터를 초단거리에서 교환해야 한다. CoWoS가 해주는 것:
- HBM을 GPU 옆에 0.1mm 거리로 배치 — 전기 신호가 빛의 속도로 이동하는데, 이 거리가 길면 1 나노초도 늦어져 성능 저하
- 수천 개 배선을 좁은 면적에 집약 — PCB로는 불가능한 밀도
- 단일 칩 크기 한계 돌파 — Reticle limit를 우회해 "거대 칩" 구현
이 세 가지를 만족하는 대안 기술은 2026년 현재 존재하지 않는다.
5. 투자자 관점 — 독점 공급의 경제학
5.1 공급 — TSMC 단독 독점
- TSMC (TSM): AI GPU용 CoWoS 양산 점유율 사실상 100%
- 대안 시도 기업:
- Samsung I-Cube: 자사 Exynos 외 AI 가속기 실적 미미
- Intel (INTC) EMIB: Sapphire Rapids · Ponte Vecchio 자체 제품 위주, 외부 고객 없음
- 결론: NVIDIA · AMD · Broadcom · Apple 모두 TSMC 수렴
5.2 수요 — NVIDIA 압도적 선점
5.3 Capacity 확장 — 4년간 약 4배
TSMC CoWoS 월 capa 확장 궤적:
Chiayi AP7 단지 (대만 지아이): 세계 최대 첨단 패키징 허브, 2025-2027 단계별 가동. TSMC 2025-26 capex 중 AP(Advanced Packaging) 비중 급증.
5.4 공급 병목 = AI 매출 상한선
CoWoS capa가 안 늘면 NVIDIA 매출도 안 늘어남 — 이것이 2023-2024 H100 공급 부족의 근본 원인.
Rubin 세대의 문제
- 4× reticle 인터포저 도입
- 같은 출하량을 만들려면 웨이퍼 캐파 3-4배 더 필요
- 공급 확장이 실질 유닛 증가로 곧바로 이어지지 않는 구조
수혜 확장 — Enabler (지원 공급사)
5.5 체크포인트 (분기별 트래킹)
투자자가 지켜볼 선행 지표:
-
TSMC 분기 실적의 CoWoS capa 수치 추이
- 측정: TSMC 분기 실적 콜, 재무제표
- 의미: AI GPU 출하량 상한 결정
-
NVIDIA Hyperion/Vera Rubin 로드맵 타이밍
- 측정: NVIDIA GTC 행사, 실적 콜
- 의미: CoWoS capa 수요 예측
-
Disco · BESI 수주 동향
- 측정: 월·분기 수주 공시
- 의미: 장비 반입 6-9개월 선행 → 이후 CoWoS capa 확장 선행 지표
-
2027 하이브리드 본딩 전환 시점
- 의미: capa 제약 재타이트화 가능성
5.6 CoWoS 독점 해자의 지속 가능성
왜 TSMC만 하는가
- 공정 노하우: 10년+ 누적 수율 학습 곡선
- 자본 장벽: AP 팹 1개 $10B+
- 고객 락인: NVIDIA · AMD · Broadcom 모두 TSMC에 의존 — 다른 공급자로 옮기면 6-12개월 재검증 필요
- 파운드리 통합: 로직 다이 + 패키징을 한 곳에서 처리하는 시스템 효율
디스럽션 리스크
- Intel Foundry의 EMIB + Foveros 조합 확산 (2026-27)
- Samsung의 HBM4 Base die 자체 제작 + SAINT 패키징
- 차세대 대안 기술: 광학 인터커넥트(optical interconnect), 웨이퍼 스케일 칩(wafer-scale, Cerebras) 등 — 아직 niche
5.7 투자자 관점에서 보면
CoWoS는 "숨은 독점" 이다. ASML의 EUV가 대중적으로 알려진 독점이라면, CoWoS는 AI 투자자가 놓치기 쉬운 또 다른 독점이다.
- TSMC 밸류에이션 프리미엄의 숨은 구성 요소: 단순 파운드리가 아닌 "파운드리 + 독점 패키징"
- AI GPU 공급 증가 속도 = CoWoS capa 증가 속도
- 2026-28 모멘텀: CoWoS capa 증설이 가장 가파른 기간 → NVIDIA·AMD·AVGO 매출 성장의 물리적 기반
투자자가 놓치면 안 되는 것: CoWoS capa 증가 둔화는 AI 반도체 전체 밸류체인의 매출 상한을 바로 낮춘다. TSMC 분기 실적 공시에서 CoWoS 수치를 찾는 습관이 투자 우위로 직결된다.
6. 다음으로 읽을 것
- 관련 기업 IC 메모: NVIDIA (NVDA) · Broadcom (AVGO) IC 메모 (CoWoS 공급이 매출 가이드에 미치는 영향)
- 심화 주간 학습자료: AI 반도체 밸류체인 — GAA·HBM4 전환이 말하는 것 — HBM4 스택 확장과 하이브리드 본딩 전환
- 이웃 Concept Primer:
- HBM (High Bandwidth Memory) — Concept Primer — CoWoS와 불가분의 메모리 병목
- 트랜지스터 스케일링 — Concept Primer — More than Moore 전략의 기원
개념 사전
출처
- TSMC 130K CoWoS by Late 2026
- TSMC CoWoS Capacity · Nvidia 60% — DIGITIMES
- Nvidia Secures 60% CoWoS — Astute Group
- TSMC 33% CoWoS Growth for Rubin Era
- Inside the AI Bottleneck: CoWoS, HBM, 2-3nm through 2027
- SemiWiki — CoWoS Capacity Analysis
문서 메타데이터
- 생성일: 2026-04-19 (재생성)
- 독자 가정: 투자 지식은 있으나 기술 배경 없는 비전공 투자자
- 적용 규칙:
.claude/rules/reader-assumption.md - 분량: ~340줄 (목표 200-300 범위 초과 허용 — 독점 해자 경제학 상세)
- Mermaid: 1개 (CoWoS 단면 구조)