Advanced Packaging 비교 — Concept Primer
CoWoS · Foveros · SAINT · EMIB · 3.5D XDSiP — 첨단 패키징 기술 전쟁 (비전공자용)
Advanced Packaging 비교 — Concept Primer
CoWoS · Foveros · SAINT · EMIB · 3.5D XDSiP — 첨단 패키징 기술 전쟁
이 문서는 어떤 독자를 위한 것인가
이 문서는 투자 지식은 있으나 이공계 전공 배경이 없는 독자를 위해 쓰였다. CoWoS primer에서 "TSMC 독점 2.5D 패키징"이라는 건 배웠지만, Intel과 Samsung이 어떤 대안을 시도하고 있는지, 왜 Chiplet 시대에 Advanced Packaging이 새 경쟁 전장이 됐는지 궁금한 독자를 위한 문서다.
1. 한줄 정의
Advanced Packaging (첨단 패키징) 이란 여러 개의 칩을 초고밀도로 연결해 마치 하나의 거대 칩처럼 작동하게 하는 제조 기술 총칭이다. Moore's Law 스케일링 둔화로 칩을 더 작게 만들기 어려워지자 "더 많은 칩을 더 가까이 붙이기" 로 패러다임이 이동. TSMC CoWoS가 선두주자이지만 Intel Foveros, Samsung SAINT, Broadcom 3.5D XDSiP 등이 도전한다. 2026년 현재 이 기술들이 AI GPU 공급 병목과 가격 프리미엄을 결정한다.
왜 투자자에게 중요한가
- AI GPU 매출 상한선 = Advanced Packaging capa
- TSMC CoWoS 사실상 독점 = 숨은 해자
- Intel · Samsung 추격 성공 여부가 Foundry 3강 구도 재편 변수
- Chiplet 시대 = 패키징이 설계만큼 중요
2. 용어 전개 — 주요 기술 6가지
2.1 TSMC CoWoS (Chip-on-Wafer-on-Substrate) — 선두
- 2.5D 패키징: 칩들을 같은 평면 + 아래 실리콘 인터포저
- 변형: CoWoS-S (전면 실리콘), CoWoS-L (LSI Bridge, B200·Rubin)
- 사실상 100% 독점 (2026)
- 상세: CoWoS — Concept Primer
2.2 TSMC SoIC (System-on-Integrated-Chips) — 3D
- 3D 적층 칩 패키징
- 하이브리드 본딩 사용
- NVIDIA Rubin에서 CoWoS-L + SoIC 결합 채택
- Advanced CoWoS의 Up-level 기술
2.3 TSMC InFO (Integrated Fan-Out) — 모바일용
- Fan-Out: 칩 외곽으로 I/O 배치
- 인터포저 없이 RDL만 사용 — 저가형
- Apple A-series, iPhone SoC에 채택
2.4 Intel Foveros — 3D 적층 경쟁
- Foveros = 그리스어 "어마어마한"
- CPU 다이를 기반 다이 위에 수직 적층
- Intel Meteor Lake (2023) · Lunar Lake (2024) 채택
- Foveros Direct: 하이브리드 본딩 버전
2.5 Intel EMIB (Embedded Multi-die Interconnect Bridge)
- Embedded: 기판 내 매립
- 실리콘 인터포저 대신 작은 실리콘 다리(bridge) 만 사용
- 비용 CoWoS-S보다 저렴
- Intel Ponte Vecchio, Gaudi AI 가속기 채택
2.6 Samsung SAINT (Samsung Advanced Interconnect Technology)
- I-Cube: 2.5D (CoWoS 유사)
- X-Cube: 3D (SoIC 유사)
- 자사 파운드리 고객 유치용
- 2025 상용화, AI 가속기 고객 확보 중
2.7 Broadcom 3.5D XDSiP — 하이브리드
- XDSiP = eXtreme Density Silicon Interposer Package
- F2F (Face-to-Face) 하이브리드 본딩 업계 유일 양산
- 2.5D + 3D 결합 → "3.5D"
- Custom ASIC 전용
2.8 기타 주요 용어
Chiplet
- 거대 단일 칩 대신 작은 chiplet 여러 개를 패키징으로 결합
- AMD Ryzen/EPYC 선구 (2019-)
- NVIDIA Blackwell이 2 die 연결 (CoWoS-L 덕분)
UCIe (Universal Chiplet Interconnect Express)
- Chiplet 간 표준 통신 인터페이스
- Intel · TSMC · Samsung · ARM 등 지원
- 이종 chiplet 혼합 가능케 함
CoPoS (Chip-on-Panel-on-Substrate)
- CoWoS의 패널 레벨 확장 (저비용 차세대)
- 웨이퍼 아닌 사각 패널 사용
- 2028+ 상용화 전망
3. 기술 비교 — 한눈에 보기
3.1 패키징 기술 매트릭스
3.2 구조적 차이
Loading diagram
4. 투자자 관점 — 3강 경쟁 구도
4.1 TSMC의 압도적 우위
강점:
- 10년+ 양산 경험 (CoWoS 2012~)
- 2026 CoWoS 월 130K wpm 목표
- NVIDIA 60% 선점, AMD · Broadcom · Apple 모두 의존
- Chiayi AP7 단지 세계 최대 첨단 패키징 허브
약점:
- 타이완 지정학 리스크 집중
- 신규 기술(CoPoS 등) 전환 비용
4.2 Intel의 차별화 전략
강점:
- EMIB 비용 경쟁력 (저가)
- Foveros + EMIB 조합 (Ponte Vecchio)
- 18A + BSPD + Foveros Direct 통합 솔루션
- Arizona 팹 미국 제조 → 지정학 헷지
약점:
- 외부 파운드리 고객 확보 실적 미미
- 양산 규모 TSMC 대비 1/10 수준
4.3 Samsung의 수직통합 시도
강점:
- 메모리 + 파운드리 통합 (HBM + SAINT)
- Tesla FSD 칩 수주 (2025)
- 자사 HBM4 Base die 제작 가능
약점:
- SF2 수율 55% 이슈
- 고객 이해상충 (Samsung 자체 Exynos와 경쟁)
4.4 Broadcom의 틈새 지배
강점:
- 3.5D XDSiP 업계 유일 양산
- Google TPU · Meta MTIA 독점 공급
- Custom ASIC 전용 수직통합
약점:
- 범용 고객 확대 제한
- TSMC 제조 의존성
4.5 투자자 관점에서 보면
Advanced Packaging은 AI 시대 반도체 투자의 숨은 축이다. 단순 "Fab 제조"로 보이지 않지만, 실제 GPU · ASIC 공급 상한을 결정.
핵심 선행 지표:
- TSMC CoWoS 월 capa — NVIDIA 매출 상한
- Intel Foveros Direct 외부 고객 — Foundry 반격 여부
- Samsung SAINT 양산 수율 — HBM4 수직통합 효과
- BESI 하이브리드 본더 수주 — 차세대 패키징 선행 지표
5. 다음으로 읽을 것
- 관련 Primer:
개념 사전
출처
- TSMC 3D Fabric Advanced Packaging
- Intel Foveros Technology
- Samsung SAINT Packaging
- Broadcom 3.5D XDSiP Announcement
- UCIe Consortium
- Advanced Packaging Roadmap — Yole
- TSMC 130K CoWoS by 2026
문서 메타데이터
- 생성일: 2026-04-19 (Phase 2 신규)
- 분량: ~270줄
- Mermaid: 1개 (패키징 구조 비교)
- 커리큘럼 tier: Tier 2 심화 Primer